Erhan Baturay Onural, Collins Aerospace‘te çalışmak amacıyla Kasırga’dan ayrıldı. Kendisine gelecek yaşantısında başarılar diliyoruz.

Ataberk Olgun, ETH Zürich‘te doktoraya başlamak amacıyla Kasırga’dan ayrıldı. Kendisine gelecek yaşantısında başarılar diliyoruz.

Önümüzdeki dönem beş üyemiz stajını yurtdışında gerçekleştirecek.

Ataberk Olgun ve Fatma Nisa Bostancı yeniden ETH Zürih‘teki SAFARI Araştırma Grubu’nu ziyaret edecek.

İsmail Emir Yüksel ve Erhan Baturay Onural Barselona Süperbilgisayar Merkezi‘nde ortak eğitimlerini gerçekleştirecekler.

Alperen Bolat Tor Vergata Universitesi‘nde ortak eğitimini gerçekleştirecek.

Zürih’teki Kasırga mezunlarından Onur, Giray, Cansu ve Hasan ile grup üyeleri Ataberk ve Nisa kahvaltıda buluştular. Şaşırtıcı bir şekilde kahvaltıda kimse araştırması hakkında konuşmadı.

Fatma Nisa Bostancı, ETH Zürich SAFARI Araştırma Grubu’nda ortak eğitimini gerçekleştirecek. Nisa’ya çalışmalarında başarılar diliyoruz.

Ataberk Olgun, ETH Zürich SAFARI Araştırma Grubu’nda ortak eğitimini gerçekleştirecek. Ataberk’e çalışmalarında başarılar diliyoruz.

Erhan Baturay Onural, Barselona Süperbilgisayar Merkezi‘nde ortak eğitim gerçekleştirecek. Baturay’a çalışmalarında başarılar diliyoruz.

Mert Atamaner, ETH Zürich SAFARI Araştırma Grubu’nda önümüzdeki sene ortak eğitim gerçekleştirecek. Mert’e çalışmalarında başarılar diliyoruz.

Hasan Hassan, ETH Zürich‘te doktoraya başlamak amacıyla Kasırga’dan ayrıldı. Kendisine gelecek yaşantısında başarılar diliyoruz.

ChargeCache: Reducing DRAM Latency by Exploiting Row Access Locality başlıklı bildirimiz bu yıl Barcelona’da düzenlenen International Symposium on High Performance Computer Architecture (HPCA) adındaki konferansa kabul edildi.

Bildiri: http://www.kasirga.net/wp-content/uploads/2016/04/chargecache_low-latency-dram_hpca16.pdf
Slaytlar (pdf): http://www.kasirga.net/wp-content/uploads/2016/04/chargecache_low-latency-dram_hhassan_hpca16-talk.pdf
Slaytlar (pptx): http://www.kasirga.net/wp-content/uploads/2016/04/chargecache_low-latency-dram_hhassan_hpca16-talk.pptx

Abstract:
DRAM latency continues to be a critical bottleneck for system performance. In this work, we develop a low-cost mechanism, called Charge Cache, that enables faster access to recently-accessed rows in DRAM, with no modifications to DRAM chips. Our mechanism is based on the key observation that a recently-accessed row has more charge and thus the following access to the same row can be performed faster. To exploit this observation, we propose to track the addresses of recently-accessed rows in a table in the memory controller. If a later DRAM request hits in that table, the memory controller uses lower timing parameters, leading to reduced DRAM latency. Row addresses are removed from the table after a specified duration to ensure rows that have leaked too much charge are not accessed with lower latency. We evaluate ChargeCache on a wide variety of workloads and show that it provides significant performance and energy benefits for both single-core and multi-core systems.